`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    15:45:04 03/08/2022 
// Design Name: 
// Module Name:    regs 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module regs(
		input [3:0] digit,
		input enable,
		output reg [6:0] out_regs);
		
		reg [6:0]regs;
		always @(digit or enable)begin
			if (enable)
				case(digit)
				 0:  regs = 7'b1111110;  // 0          
				 1:  regs = 7'b0110000;  // 1          
				 2:  regs = 7'b1101101;  // 2          
				 3:  regs = 7'b1111001;  // 3          
				 4:  regs = 7'b0110011;  // 4          
				 5:  regs = 7'b1011011;  // 5          
				 6:  regs = 7'b1011111;  // 6         
				 7:  regs = 7'b1110000;  // 7          
				 8:  regs = 7'b1111111;  // 8          
				 9:  regs = 7'b1110011;  // 9 (no 'tail')         
				 10: regs = 7'b1110111;  // A          
				 11: regs = 7'b0011111;  // b          
				 12: regs = 7'b1001110;  // C          
				 13: regs = 7'b0111101;  // d          
				 14: regs = 7'b1001111;  // E          
				 15: regs = 7'b1000111;  // F         
				 default: regs = 7'bx;       
				 endcase     
			else regs = 7'b0;
			out_regs = {regs[0],regs[1],regs[2],regs[3],regs[4],regs[5],regs[6]};
		end
		
endmodule
